晶振倍频整改

『壹』 晶振倍频振荡电路

倍频电路用一个锁相环和一个D触发器就可以实现了。起振电路用555触发器试试。倍频电路我以前做过，用CD4046与BCD加法计数器CD4518构成的100倍频电路。刚开机时，f2可能不等于f1，假定f2<f1，此时相位比较器Ⅱ输UΨ为高电平，经滤波后Ud逐渐升高使VCO输出频率f2迅速上升，f2增大值至f2=f1，如果此时Ui滞后U0，则相位比较器Ⅱ输出UΨ为低电平。UΨ经滤波后得到的Ud信号开始下降，这就迫使VCO对f2进行微调，最后达到f2/N=f1，并且f2与f1的相位差Δφ=0°。，进入锁定状态。如果此后f1又发生变化，锁相环能再次捕获f1，使f2与f1相位锁定

希望这些对你有点帮助。好像只能上传一张图片，我还有一张上传不上去。

『贰』 晶振出现频率偏差，怎么调整

1、如果是晶振，那么软件问题可能性大一些，如果是晶体，那么校准算法或者晶体都有可能有问题
2、如果怀疑是本身“晶振”有问题的话，可以直接使用大工厂、大公司的样品进行测试，看看是不是也有同样的问题。
3、如果是晶体本身性能不良，其谐振频率稳定度差，随时间变化漂移太大，导致用了一段时间又会出现频偏现象。给VCO，倍频器等电路供电电源电压不稳，随时间变化漂移太大，也会导致频率偏移。

『叁』 晶振的倍频 谁给讲解下

比如要达到120MHz，就用40MHz的3倍频就OK了

『肆』 晶振频率出现偏差怎么办

1、如果是晶振，那么软件问题可能性大一些，如果是晶体，那么校准算法或者晶体都有可能有问题。
2、如果怀疑是本身“晶振”有问题的话，可以直接使用大工厂、大公司的样品进行测试，看看是不是也有同样的问题。
3、如果是晶体本身性能不良，其谐振频率稳定度差，随时间变化漂移太大，导致用了一段时间又会出现频偏现象。给VCO，倍频器等电路供电电源电压不稳，随时间变化漂移太大，也会导致频率偏移。

『伍』 20M晶振怎么让他倍频

看你倍到多少了。如果只是2倍或者三倍，可以通过方波加滤波的方式。如果倍数比较高，采用锁相环倍频的方式

『陆』 通过FPGA内部锁相环对恒温晶振的输出（32.768MHz）进行2倍频，输出的时钟精度会很低吗误差大吗谢谢~~

所谓时钟精度是有量化标准的，晶振通常用频率稳定度ppm，以及相位噪声dBc/Hz来表示。
如果你是外部接晶振输入，然后FPGA PLL做个倍频，之后接到BUFG给FPGA内部逻辑做全局时钟，那么这个精度基本取决于晶振参数，FPGA PLL额外引入的误差很小。

『柒』 请问最常用的可以把低频的晶振频率变到300MHZ的倍频器，pll有哪些，拜谢了。快要命了

低频晶振倍频300MHZ做不到,别费劲了.

『捌』 晶振输出的是方波（方波是没有偶次谐波的），为什么辐射测试中 晶振可以产生偶次倍频的辐射超标

相对于其他的EMI电磁干扰抑制技术而言，展频晶振的系统化特点是其最内主要的优点，由展容频晶振产生的所有时钟和定时信号也被以同样的比率加以调制。这给整个系统都带来显著的EMI改善效果。在EMC测试中，只改变一个电容或可编程的数字输入就能够调节频率调制度（扩频百分比）。展频晶振的这种可编程特性简化了该技术在产品设计和EMC测试中的使用，还可以减少用于EMI电磁干扰抑制的印刷电路板面积，节省产品成本和面市时间。使用展频晶振的另一个好处是可以在同一产品中进一步集成可编程的EMI电磁干扰抑制和定时功能，进而解决EMC辐射超标的问题

『玖』 stm32单片机的倍频是怎么弄出来的是不是在内部加了倍频电路（就是12M晶振给stm32就会变

内部有PLL，可以设置倍频系数

『拾』 FPGA 中晶振频率经 pll 倍频之后，可以用普通管脚输出吗

是可以的，但是pll输出的时候你需要注意了，最好是通过专用pin脚输出，因为专用pin脚对时钟有较好的支持，普通pin脚最大的特点是IO速度不能太快。