时序违规

❶ dc时序违规，怎么解决

首先经过DCM的倍频时钟是与原时钟同相的（如果你不设置偏移的话）。 那你想，对一个输专出时钟进行时钟偏移设属置，总不能相对它自己做偏移吧？ 肯定是相对输入时钟做偏移，至于偏移量，你确定RX_CLK_IBUFG是140MHZ的时钟？ 好像倍频后的时钟输出不是这个名字。

❷ fpga不做时序约束会不会出现时序违规

当你需要FPGA跑到很高的频率，或者设计不合理过多组合逻辑相连，在项目编译时候会提示你的，不提示你就没问题，提示了再检查哪部分的问题进行约束或者修改设计。