晶振倍頻整改

『壹』 晶振倍頻振盪電路

倍頻電路用一個鎖相環和一個D觸發器就可以實現了。起振電路用555觸發器試試。倍頻電路我以前做過，用CD4046與BCD加法計數器CD4518構成的100倍頻電路。剛開機時，f2可能不等於f1，假定f2<f1，此時相位比較器Ⅱ輸UΨ為高電平，經濾波後Ud逐漸升高使VCO輸出頻率f2迅速上升，f2增大值至f2=f1，如果此時Ui滯後U0，則相位比較器Ⅱ輸出UΨ為低電平。UΨ經濾波後得到的Ud信號開始下降，這就迫使VCO對f2進行微調，最後達到f2/N=f1，並且f2與f1的相位差Δφ=0°。，進入鎖定狀態。如果此後f1又發生變化，鎖相環能再次捕獲f1，使f2與f1相位鎖定

希望這些對你有點幫助。好像只能上傳一張圖片，我還有一張上傳不上去。

『貳』 晶振出現頻率偏差，怎麼調整

1、如果是晶振，那麼軟體問題可能性大一些，如果是晶體，那麼校準演算法或者晶體都有可能有問題
2、如果懷疑是本身「晶振」有問題的話，可以直接使用大工廠、大公司的樣品進行測試，看看是不是也有同樣的問題。
3、如果是晶體本身性能不良，其諧振頻率穩定度差，隨時間變化漂移太大，導致用了一段時間又會出現頻偏現象。給VCO，倍頻器等電路供電電源電壓不穩，隨時間變化漂移太大，也會導致頻率偏移。

『叄』 晶振的倍頻 誰給講解下

比如要達到120MHz，就用40MHz的3倍頻就OK了

『肆』 晶振頻率出現偏差怎麼辦

1、如果是晶振，那麼軟體問題可能性大一些，如果是晶體，那麼校準演算法或者晶體都有可能有問題。
2、如果懷疑是本身「晶振」有問題的話，可以直接使用大工廠、大公司的樣品進行測試，看看是不是也有同樣的問題。
3、如果是晶體本身性能不良，其諧振頻率穩定度差，隨時間變化漂移太大，導致用了一段時間又會出現頻偏現象。給VCO，倍頻器等電路供電電源電壓不穩，隨時間變化漂移太大，也會導致頻率偏移。

『伍』 20M晶振怎麼讓他倍頻

看你倍到多少了。如果只是2倍或者三倍，可以通過方波加濾波的方式。如果倍數比較高，採用鎖相環倍頻的方式

『陸』 通過FPGA內部鎖相環對恆溫晶振的輸出（32.768MHz）進行2倍頻，輸出的時鍾精度會很低嗎誤差大嗎謝謝~~

所謂時鍾精度是有量化標準的，晶振通常用頻率穩定度ppm，以及相位雜訊dBc/Hz來表示。
如果你是外部接晶振輸入，然後FPGA PLL做個倍頻，之後接到BUFG給FPGA內部邏輯做全局時鍾，那麼這個精度基本取決於晶振參數，FPGA PLL額外引入的誤差很小。

『柒』 請問最常用的可以把低頻的晶振頻率變到300MHZ的倍頻器，pll有哪些，拜謝了。快要命了

低頻晶振倍頻300MHZ做不到,別費勁了.

『捌』 晶振輸出的是方波（方波是沒有偶次諧波的），為什麼輻射測試中 晶振可以產生偶次倍頻的輻射超標

相對於其他的EMI電磁干擾抑制技術而言，展頻晶振的系統化特點是其最內主要的優點，由展容頻晶振產生的所有時鍾和定時信號也被以同樣的比率加以調制。這給整個系統都帶來顯著的EMI改善效果。在EMC測試中，只改變一個電容或可編程的數字輸入就能夠調節頻率調制度（擴頻百分比）。展頻晶振的這種可編程特性簡化了該技術在產品設計和EMC測試中的使用，還可以減少用於EMI電磁干擾抑制的印刷電路板面積，節省產品成本和面市時間。使用展頻晶振的另一個好處是可以在同一產品中進一步集成可編程的EMI電磁干擾抑制和定時功能，進而解決EMC輻射超標的問題

『玖』 stm32單片機的倍頻是怎麼弄出來的是不是在內部加了倍頻電路（就是12M晶振給stm32就會變

內部有PLL，可以設置倍頻系數

『拾』 FPGA 中晶振頻率經 pll 倍頻之後，可以用普通管腳輸出嗎

是可以的，但是pll輸出的時候你需要注意了，最好是通過專用pin腳輸出，因為專用pin腳對時鍾有較好的支持，普通pin腳最大的特點是IO速度不能太快。